Percobaan 1 :
2. Alat dan bahan[Kembali]
1. Alat
- a.. Jumper
Gambar 1. Jumperb.Panel DL 2203Dc.Panel DL 2203Cd.Panel DL 2203S
Gambar 2. Modul De Lorenzo2. Bahana. IC J-K Flip Flop..png)
Tabel Kebenaran J-K Flip FlopKelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.
b. Power DC
Gambar 6. Power DCc. Switch (SW-SPDT)
Gambar 7. Switchd. Logicprobe atau LED
Gambar 8. Logic Probe
.png)
3. Rangkaian Simulasi[Kembali]
4. Prinsip Kerja[Kembali]
Pada percobaan yang dilakukan pada saat pratikum mengenai Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung power, maka output IC akan toogle, namun karena lC JK flip flop memiliki input clock, maka Output toogle pada masing-masing IC akan berubah sesuai aktif pada clock yaitu aktif low (Fall time).
Pada pengendalian clock percobaan 1, clock hanya di input kan pada Jk Flip flop pertama, sehingga saat T Flip-plop dihubung power, dan clock mula-mula dari nol ke rise time , maka output JK Flip flop pertama tidak terjadi peruba han (tetap 0), begitupun pada Jk flip flop kedua sampai Keempat (tetap 0), maka, mula mula output percobaan berawal dari nol.
Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan naik ke 1, pada Jk Flip flop kedua tidak terpengaruh apapun karena input clock ic kedua diperoleh dari output jk flip flop pertama sehingga clock IC kedua dalam kondisi rise time sehingga output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat diperoleh secara bergilir pada kenaikan atau penurunan pencacahan output 4 bit dari flip flop.
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab :
Pada percobaan yang telah dilakukan, percobaan rangkaian dan timing diagram output terhadap IC yang digunakan diperoleh perubahan output secara berkala yang berarti output yang diperoleh memiliki delay time pada setiap perubahan output. Karena output perubahan IC pertama bergantung pada clock, lalu IC kedua sampai ke empat outputnya bergantung pada output IC sebelumnya terhadap input clock nya, maka delay time pada perubahan output masing-masing IC diperoleh dari kelipatan fall time clock dari output sebelumnya. Maka berdasarkan percobaan dan timing diagram, output akan mengalami kenaikan pencacah nilai biner 4 bit yang mewakili 4 output IC counter Jk Flip Flop yaitu dari output jk plip-flop pertama mewakili bit pertama dalam biner 4 bit hingga Jk flip plop ke empat mewakili bit ke empat. Sehingga dari output IC percobaan di peroleh kenaikan dari 0000, 0001, hingga ke 1111 yang dimana kenaikan pencacahan angka output biner ini disebut counter up pada kenaikan dari bilangan ke nol (o) hingga Ke-15 (0-15).
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Jawab :
Pada percobaan yang telah dilakukan, pada sinyal output Jk Flip kedua diperoleh saat input clock Jk Flip Flop kedua memperoleh input dari Output Q dari Jk Flip flop pertama, jika kita ketahui input clock Jk flip flop berupa aktif low dan delay time perubahan output gk Flip Flop kedua sampai ke empat adalah kelipatan fall time clock dari JK Flip flop sebelumnya, maka pada Jk Flip flop kedua, sinyal output akan berubah saat input clock diperoleh dari Output Q JK Flip Flop pertama, sehingga diperoleh delay time pada jk flip plop kedua, outputnya dari kelipatan fall time dari clock pertama, yaitu fall time clock Kedua (kelipatan 1)
Pada Jk Flip-Flop ketiga, sinyal output nya akan berubah saat input clock JK Flip Flop ketiga diperoleh dari Output Q Jk flip flop kedua , maka diperoleh delay time pada keluaran sinyal Jk flip flop ketiga yang dimana Outputnya akan berubah dari ketipatan fall time clock kedua, yaitu diperoleh fall time Clock ke empat (4) (kelipatan 2). Maka antara sinyal Output Jk Flip Flop 2 dan 3 terjadi secara bergilir.
Tidak ada komentar:
Posting Komentar